Xilinx FPGA 生成的 FIFO 的使用问题

szhuoliu 驱动牛犊注册日期2004-03-31 最后登录2008-10-24 粉丝0 关注0 积分3分威望16点贡献值0点好评度13点原创分0分专家分0分加关注写私信	阅读：1644回复：0 Xilinx FPGA 生成的 FIFO 的使用问题楼主^# 更多只看楼主倒序阅读发布于：2004-09-23 23:33 请问 Xilinx FPGA 生成的 FIFO，如何生成半满标志？好像读写计数要求有多个读写时钟时钟。请问有没有好的方法生成半满标志，又避免过多的时延。
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