请教ISE中verilog/vhdl模块和它的测试文件关系的问题

各位高人：

我用verilog编写了一个模块，用波形编辑器做了一个测试文件。当我将这个verilog模块的名字该了以后（仅仅是该了名字，其余的一点都没动），原理跟它相联系的测试文件就跟她没有联系了，弄得我没法再继续测试了，只能重新再做一个，里面有好多数据呀！输入停麻烦的！

各位有没有办法让我把那个失去联系的测试文件(.tbw )再联系上？免得我再重新做一遍！

请高人指教！我不胜感激！