请教verilog有限状态机的综合和仿真的一个错误

请教verilog有限状态机的综合和仿真的一个错误


各位高人：

我的状态机是这种结构：
module Test_Modelsim( clk, out_data );
  input clk;
  output out_data;

  reg[7:0] state;
  reg out_data;

  parameter s0=2'h0, s1=2'h1, s2=2'h2;

  always @ ( posedge clk )
  begin
     case ( state )
        s0:begin
             out_data <= 0;
             state <= s1;
           end

        s1:begin  
             out_data <= 1;
             state <= s2;
           end

        s2:begin  
             state <= s0;
           end

        default: state <= 2'h0;
     endcase
  end

endmodule


我的这个模块在综合、实现的时候一点儿问题都没有，程序下载的xilinx的芯片中，工作都正常，做Simulate Behavioral Model仿真时，结果也正确！没有问题！

但做Simulate Post-Place & Route Verilog Model仿真时，modelsim中报告这样的错误：

# Loading work.glbl
# ** Error: (vsim-3043) Test_Test_Modelsim.timesim_tfw(30): Unresolved reference to 's0' in UUT.s0.
#         Region: /Test_Test_Modelsim
# ** Error: (vsim-3043) Test_Test_Modelsim.timesim_tfw(31): Unresolved reference to 's1' in UUT.s1.
#         Region: /Test_Test_Modelsim
# ** Error: (vsim-3043) Test_Test_Modelsim.timesim_tfw(32): Unresolved reference to 's2' in UUT.s2.
#         Region: /Test_Test_Modelsim
# Error loading design

我不知道为什么出这样的错误？该如何解决这个问题？


请学长们指教！