请教一个CPLD的编程问题（VHDL语言）50分

我想编一个逻辑电路，实现总线选择功能：输入为DATAIN[11..0]，输出为两组OUTA[11..0]，OUTB[11..0]，总线选择线SEL
当SEL为0时OUTA与DATAIN接通，当SEL为1时OUTB与DATAIN接通，
编程如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY inmux IS
    PORT(
         datain            : IN STD_LOGIC_VECTOR (11 downto 0);
         sel,clk           : IN STD_LOGIC;
         dataouta,dataoutb : OUT STD_LOGIC_VECTOR (11 downto 0)
        );
END inmux;
ARCHITECTURE a OF inmux IS
    BEGIN
    PROCESS(clk,sel)
     BEGIN
      IF(clk'event and clk='1')THEN
        IF(sel='0')THEN
          dataouta<=datain;
          dataoutb<="ZZZZZZZZZZZZ";
        ELSE
          dataoutb<=datain;
          dataouta<="ZZZZZZZZZZZZ";
        END IF;
      END IF;
    END PROCESS;
END a;
但编译通不过，请问改如何编程？

你的问题主要是和选用的目标器件有关，很多器件并不支持高阻态，我编译过了，如果只做功能综合编译或选用支持高阻态的器件是可以通过的，但选用不支持高阻态的器件是通不过的。如果你用的是MAX+PLUS II的话，请看我给你的附件

问题已经解决，谢谢了，不是因为不支持高阻态的问题。