请教后仿真中一个重大发现timescale

各位高人：
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我在ISE6.2中用Verilog写的源码，自己写的testbench，在进行后仿真的时候，如果我在testbench的开头不写
`timescale  1ns/1ps
这一句时，输出变量就没有波形，或不正确；但如果我写上这一句时，结果就正确了，这一句话折腾了我好一阵子。

我不知为什么,这条语句为什么在前仿真时没有可以，在后仿真时没有却不行了呢？


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请高人指教！我不胜感激！


Right here waiting!

前仿真仅仅是程序的逻辑功能仿真，而后仿真涉及到硬件电路布线后的时延问题，所以需要定义时间标尺。