verilog中地址选择问题

assign  DA_CE =   CE3   |  A21 ; //0xB000 0000
assign  XS_CE =   DA_CE |  A[5] |  A[4] |  A[3] |(!A[2]);//0xb000 0004
地址选择方式为什么用| （或），而不用&（与），请高手指点。

因为你的两个CE信号输出是低电平有效

assign DA_CE = CE3 | A21 ; //0xB000 0000
它表示CE3和A21同时为0时，DA_CE为0。你也可以写成与的形式：
assign DA_CE = !(!CE3 & !A21 ); //0xB000 0000
它们是等价的。

下面的也一样
assign XS_CE = DA_CE | A[5] | A[4] | A[3] |(!A[2]);
表示DA_CE、A[5]、A[4]、A[3]为0 且A[2]为1 时XS_CE为0

非常感谢，希望得到你的更多帮助！