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fpga全局时钟使用问题
请教各位高手：
使用fpga,GCLK0P外部晶振50M输入,作为全局时钟，使用VERILOG语言 如何在作为触发时钟在程序中使用，还有DCM时钟管理模块如何使用？ |
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沙发#
发布于：2004-12-27 14:12
没人使用过么？请高手不吝赐教！！！
等待中。。。。。。。。。。 |
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板凳#
发布于：2004-12-28 13:41
到xilinx的网站上找“CLKDLL”方面的信息或例子，会有有用的信息给你。
最近我在做DDR控制器，用FPGA做那才叫要人命。 |
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地板#
发布于：2005-01-04 07:31
有没有人使用过全局时钟？包括管脚定义和verilog编程实现？请各位高手赐教！
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地下室#
发布于：2005-02-22 07:25
没有解决，自己顶一下 。
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5楼#
发布于：2005-02-22 14:27
看看帮助文件吧，很全面的。
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6楼#
发布于：2005-03-05 10:29
是xinlinx的片子吗？
如果是，那么时钟刚进去的时候最好加ibufg，这个是代表全局时钟。DCM相当于一个锁相环，这个你只要按照他的端口号对应，调用component就可以了，它是ise自带的核 |
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7楼#
发布于：2005-03-10 10:30
谢谢！但是不知如何具体使用，能否使用verilog具体写短程序，完成全局时钟设置，完成自定义管脚输出分频后的时钟，比如4。4MHz。
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8楼#
发布于：2005-03-10 10:32
是xilinx的芯片，xc2v1000
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9楼#
发布于：2005-03-14 15:54
always@(posedge clk)不就行了吗？你问的是什么意思？
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