关于5402外部总线时序的困惑！

准备做一个vc5402的系统，计划外部总线扩展一片SRAM作为数据存储器，使用IS61LV6416-10。参考了一些资料，扩展的作法是将SRAM的地址和数据总线与5402直接连接，将5402的MSTRB信号与R/W信号通过逻辑器件调整成RAM所需的WR和RE信号，而5402的DS信号允当片选。

但是，在查阅5402的MEMORY写时序时，却发现一个问题，让我困惑：

在写周期内，MSTRB信号是一个低脉冲，其上升沿后，数据仅保持H-3到H+6ns的时间，H是CLKOUT周期的一半，当5402跑到全速100M时，H的值仅有5ns，也就是说数据保持时间D(h)只有2至11个ns，那么，MSTRB信号经过逻辑器件调整后，必然要被延迟，如果按数据保持时间的最小值2ns为设计标准的话，则延迟时间必须被控制在2ns内，到哪去找这么快的器件呢？如果使用5ns的PLD来做读写逻辑，则要求H-3>5、H>8；则CLKOUT周期大于16ns，5402只能运行在60M的速度以内才能满足MEM写要求，SRAM的速度再快也没用。

而且，似乎数据的HOLD时间只与CLKOUT有关，与增加软件等周期并没有关系，那么，牛人们是怎么让5402在扩展外部存储器的情况下让DSP全速运行的呢？

乞望前辈能够帮助解除偶的困惑为感！

5402的SDK把数据地址全都通过缓冲器走了一遍，看来偶的担心是有根据的；但为什么不要缓冲，有人也能做出来能跑的系统呢？郁闷！

我也发现这个问题，，我感觉应该加些缓冲
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加我，，一起研究

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