请教各位：74ls373的vhdl怎么写啊！（急！！谢谢！）

我刚学习vhdl不久，编程的时候发现74ls373虽然原理简单，但是我却出了很多错！老板催着要，请教各位大虾了！谢谢！
library IEEE;
use IEEE.std_logic_1164.all;
 
entity latch is
          port (
                    CE : in std_logic;--锁存器输出允许
                    g : in std_logic;--锁存允许
                    DATA_IN : in std_logic_vector (6 downto 0);
                    DATA_OUT : out std_logic_vector (6 downto 0)
          );
end latch;
 
 
 
architecture ffd_arch of latch is
signal TEMP_DATA_OUT: std_logic_vector (6 downto 0);
begin
 
          process (CE,g,DATA_IN)
          begin
           if (CE=\'1\') then
                                        
                 if(g=\'1\')then
                    TEMP_DATA_OUT<=DATA_IN;  
                  end if;                
           else
             TEMP_DATA_OUT <=(others => \'Z\');            
           end if;
 
           end process;
 
          DATA_OUT <= TEMP_DATA_OUT;
 
end architecture;
这是我的源码！谢谢各位了！

放一个图形不就完了吗？