pci9054主模式 ready信号奇怪问题……

楼主^#

更多发布于：2008-10-15 17:17

我用写mailbox产生中断，FPGA单次读Mailbox寄存器清该中断，ready信号有反应为低电平，数据也读进来了，中断也清除了。
但是奇怪的是ready信号就不拉高了……
时序严格按照datasheet写的，按理说blast拉高后ready就应该拉高的啊，大侠们帮忙想想是哪里出了问题吧！

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