在调试68013时,我发现:
一 slave FIFO 方式中,逻辑时序设计非常重要
笔者就是改变了一根R/W和MSTRB的逻辑设计,而使bulk传输的速度由以前的3KB/S陡升为3MB/S
二 在异步模式中,68013使用内部48MHz时钟,dsp应通过调整等待周期(如dsp主时钟为100MHz,可设SWWSR=3FFF)使之尽量接近慢速器件68013,可以最大限度的提高速度
三 经实际实验发现,主机端应用程序提高单次传输的size(最高可以到64K)对数据传输速度没有任何提高
[编辑 - 7/29/04 by cqs103]
