cpld设计

楼主^#

更多发布于：2001-12-11 09:08

关于cpld设计请注意
如果设计工作频率较高,或者fifo输入输出时钟频率或相位不一致
可能导致fifo empty flag(以及full flag)不能保证稳定输出或不能及时输出,所以如果打算应用上述信号控制请三思而行.

兄弟们,给点分吧

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