请教高手：如何用cpld 产生0－20k的脉冲啊？占空比1：1，在0－20K可任意分频

我们现在才用ISP1032E-70JL84,最好用ABEL实现，我分不多了，只好给少一点了，先谢了

分少就不用给了，交个朋友。

AD9850     0.0291HZ--125MHZ
AD7008     20MHz--50MHz
AD9851     40Mhz--180MHz
Q2220
Q3216I
Q2334
Q2230C
这些芯片都是常用的DDS，控制精度较高，不过价格也高，我用过AD9850和单片机接口没问题。
可以到www.analog.www上去找找。

[编辑 -  12/1/02 by  poplar]

外接时钟，然后设计个计数器就行了

用一个高速的时钟,比如48M. 那它的周期就是1/48000. 用这个时钟去作为一个计数器的输入时钟这样一来就可以拉.
希望完成你的制作然后到www.eyeteck.com
上投稿.

要想占空比为1：1，最后一级设计成T出发器。但不知你的任意分频是什么意思，任意到什么程度。

要想占空比为1：1，最后一级设计成T触发器。但不知你的任意分频是什么意思，任意到什么程度。

其实要使占空比1：1的话，最简单就用40k的作输入clk，
然后用二分频就可以了。具体的任意频率直接用计数器不就行了么，
abel没有什么难的，一看提问者就是没有好好看书，心不在焉。

zhtrock：
我也想到用计数器，但一般我们常用的计数器都是指定的，并不能任意设定，请问如何解决这个问题

晶振+锁存器+计数器+比较器=搞定.

用可预置计数器，分频精度由计数器长度决定。

占空比为1:1好做,但是要在0-20K任意分频,你最好用数字合成技术(DDS).

按我以前做过的信号发生器,我是用C51加ISP1032结合起来做的,51作主控芯片,ISP作处理器,采用DDS技术基本可以做到以每HZ为步调节.

　　2 DDS的工作原理和电路结构
图1所示是一个基本的DDS电路工作原理框图。DDS的工作原理是以数控振荡器的方式,产生频率、相位可控制的正弦波(SineWave)。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器(LPF)。其中,频率累加器对输入信号进行累加运算,产生频率控制数据(FrequencyData或相位步进量PhaseIncrement)。
相位累加器由N位全加器和N位累加寄存器级联而成,对代表频率的二进制码进行累加运算,是典型的反馈电路,产生累加结果Y。幅度/相位转换电路实质是一个波形存储器(WaveformMemory),以供查表使用。读出的数据送入D/A转换器和低通滤波器。具体工作过程如下:每来一个时钟脉冲Fclk,N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加,把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端,以使加法器在下一时钟的作用下继续与频率控制数据X相加;另一方面,将这个值作为取样地址值送入幅度/相位转换电路(即图1中的波形存储器),幅度/相位转换电路根据这个地址值输出相应的波形数据。最后,经数/模转换(D/AConverter)和低通滤波器(LowPassFilter)将波形数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下,进行线性相位累加,当相位累加器累加满量时就会产生一次溢出,这样就完成了一个周期,这个周期也就是DDS合成信号的一个频率周期。DDS输出信号的频率由式(1)给定:
Fout=(X/Y)×Fclk                (1)
例如,我们假定基准时钟为70MHz,累加器为16位,则
:Y=216=65,536
Fclk=70MHz
可见,理论上通过设定DDS相位累加器位数频率控制字X和基准时钟Fclk的值,就可以产生任一频率的输出。而DDS的频率分辨率定义为:Fres=Fclk/Y(2)
由于基准时钟一般固定,因此相位累加器的位数就决定了频率分辨率。比如上面的例子中,相位累加器为16位,那么频率分辨率就可以认为是16位。位数越多,分辨率越高。

    基于DDS的AWG是改变相位的增量值（每个时钟周期的度数）来改变输出频率的。如图2所示，每当相位累加器的输出锁存器接收到一个时钟脉冲时，锁存在相位增量寄存器中的频率控制字就和相位累加器的输出相加。当相位累加器的输出锁存后，它就作为波形存储器中的一个寻址地址地址。该地址对就的波形存储器中的内容就是一个波形点的幅度值。当下一个时钟来到时，相位累加器的输出又加一个频率控制字，使波形存储器的波形地址处于所合成波形的下一个幅度点上。最终，相位累加器检索足够的点数就构成了整个波形。
当频率控制字的值比较小时，相位累加器的输出将以较小的步进值对波形存储器进行寻址。此时，合成信号的采样点比较多，其输出频率较低。反之，将以较大的值对波形存储器进行寻址。这时，合成信号的频率比较高。输出频率与步进值的关系见表1。但是，无论频率控制字的值是在还是小，合成信号的采用点数是多还是少，合成频率是高还是低，相位累加器对波形存储器的寻址范围都是波形存储空间。