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9054读数不正确？？？
现在可以用WinDriver读数
分为两个space, 可以读写space0，可是读出来数据不对，每次读同一个地址时读出的数据都不一样，有时候度的次数多了还会死机 而space1只要以读写就会死机 求给位大人帮帮忙 老师已经给我下了最后通牒了 55555555555555555 [编辑 - 6/17/03 by sandybull] |
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最新喜欢： kiki_m...
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沙发#
发布于：2003-06-17 16:34
救命啊
导师说明天还调不出来就要延期三个月毕业阿 那起不是什么都没了 55555555 救命 |
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板凳#
发布于：2003-06-17 18:24
9054好象不可以操作SPACE1，只有SPACE0，读出来的数据不对很可能是因为你没有给正确的LOCAL地址，这个非常重要！
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地板#
发布于：2003-06-17 18:54
我怀疑也是这个问题，可能是地址空间映射不对
我想映射两个8KB的空间 LAS0BA： 00000001 LAS1BA： 00008001 这应该没有什么问题啊 本地段地址空间的基地址应该就是9054访问本地端的存储空间的地址吧。这里的地址是否就是本地存储空间在本地总线上的地址？？ [编辑 - 6/17/03 by sandybull] |
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地下室#
发布于：2003-06-18 08:38
有没有人知道啊???????????????
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5楼#
发布于：2003-06-18 10:18
好象你的本地设备应该操作SPACE2和SPACE3。大概我记得SPACE0和SPACE1是用于系统的，一个为I/O操作，而另外一个为配置空间。改为SPAC2和SPACE3就应该可以了。另外，可以用PLXMon实验，使用S0、S1均可，S0对应SPACE2、S1对应SPAC3。
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6楼#
发布于：2003-06-18 11:36
对阿
我用的就是space2和spcae3，我写错了 用plxmon也是一样的 读出来的数都不一样 而且有时候会死机 |
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7楼#
发布于：2003-06-18 12:28
另外，我本地段存储器用的是两片IDT7024（4K×16位）并行扩展，
按照datasheet的要求分为主和从两片，扩展为4K×32位的本地段存储器，其中主芯片在每次数据处送中为低16位，从芯片为高16位。 现在我由于手头只有一片7024，所以只用了主芯片，另外一片空着没有放芯片，每次进行32位宽读数时，高16位始终为FFFF，低16为每次都不一样。这样看来读写的地址是正确地，但是读书不对啊 会不会时因为7024的状态不对，或是因为少用了从芯片而导致读书不正确那。 有没有那位高人明白的啊 跪谢了！！！ [编辑 - 6/18/03 by sandybull] |
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8楼#
发布于：2003-06-18 12:42
首先确认，你的逻辑对吗？
请检查READY信号产生正确吗？LHOLDA正确吗？ 如果都正确，请检查译码信号输出是否如你所期待的那样。象 7204这样的异步FIFO操作相对简单。但是，读写时序还是需要注意的。 请检查到底是写操作的问题还是读操作的问题。写译码信号应该是在LCLK的上升沿进行，注意此时数据应保证有足够的保持时间。 读信号则需要注意从读信号变为低电平，有一个Ta的时间后，数据才稳定输出，而这时LCLK信号为高才可以正确地将数据输出给9054，然后由它送给主机。所以，7204的速度至关重要，如果Ta时间过长，而你的LCLK又太快，总之无法满足上述逻辑需求，则读数一定会出错。 请仔细检查。如果找不到问题，高速我你的7204的速度、读译码如何产生的。 |
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9楼#
发布于：2003-06-18 12:56
我用的7024是4K×16位的双口RAM芯片
Ready直接下拉了 LHOLDA是由CPLD来控制的 process(LHOLD) begin LHOLDA<＝LHOLD; end process; 这应该没有什么问题吧 译码信号我是用的高4位LA[17:14],当其为0000，使7024的片选信号有效。 至于7024的速度最大为25ns，我的本地时钟为50MHz。 现在真的不知如何下手，希望能帮帮我 |
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10楼#
发布于：2003-06-18 13:50
抱歉，刚才把型号弄错了。
我没有用过此芯片，不过下了一个，一看实在太多。恐怕一时也看不完。 依照一般的理解，首先，保证读和写互相不影响。其次，最好可以确认是读的问题还是写的问题。方法是，在写、读操作时，用逻辑分析仪和数字示波器检测相关控制信号，看是否满足要求。注意，其时序图上有关的数据要求，特别是：读信号有效后，多长时间数据稳定，是否满足9054的读操作要求，9054在LCLK上升沿锁存数据。写信号在上升沿后需要保持一端时间。 仅供参考。 |
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11楼#
发布于：2003-06-18 14:24
即使我知道了这些数据要求
也没有办法改动啊 读写的逻辑控制都是用CPLD实现的，是否有可能是因为CPLD中的逻辑部队造成的。 我用VHDL编写的程序，主要是参考HDK中的例子， 仿真时都符合9054的读写时序，就是READY信号相对于BLAST信号有半个周期左右的延时。 to qizhi： 你能帮我看一下VHDL的程序吗？ 谢谢了 |
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12楼#
发布于：2003-06-18 15:21
说实话，我不会VHDL，但是大概还看的懂。你尽可发给我，但是，我不一定想得出办法。再说，关于7024的使用，一定要给出图才可以，否则无法判断其工作模式。
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13楼#
发布于：2003-06-18 16:12
to qizhi
我应该怎么发给你那 能不能将你的Email告诉我的说 我可以直接将Maxplus的文件发给你 你可以直接查看仿真结构，看看逻辑是否符合要求 谢谢 |
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14楼#
发布于：2003-06-18 17:42
qizhi_liu@sohu.com,qizhi_liu@263.net
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15楼#
发布于：2003-06-18 18:44
谢谢你了，qizhi
我往两个地址都发了一封，附件里面有VHDL源程序和相关说明，可以直接用Maxplus查看仿真结果，谢谢了！！ |
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