9054的FIFO问题

楼主^#

更多发布于：2003-10-13 15:03

PC机通过9054读PCI卡上的双口RAM时，若用Read Ahead，总是要读两遍才能读到数据，若不用Read Ahead，就读不到数据。FIFO为什么总要暂存一下呢？
好像第一遍时读到FIFO中，第二遍时才读到PCI总线上。可为什么直通不过去呢？寄存器中有没有哪些位是设置成直通的（一遍就送到PCI总线上）？有没有寄存器是管这些FIFO的？

郁闷呀！！！！！

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jst7792

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沙发^#

发布于：2003-10-14 09:01

时序设计错误，寄存器用默认的没有问题。

兄弟们,给点分吧

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tommyliu 驱动牛犊注册日期2002-10-16 最后登录2004-03-26 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	板凳^# 发布于：2003-10-14 11:12 老大，你的板子到底装eeprom没有？没eeprom，起来过没有？多谢！
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teleboy 驱动牛犊注册日期2003-07-10 最后登录2004-05-21 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	地板^# 发布于：2003-10-14 12:21 装了，有EE的话，配置会很灵活，也方便调试没装的时候也起来过
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windyz 驱动牛犊注册日期2003-03-10 最后登录2007-01-18 粉丝0 关注0 积分30分威望3点贡献值0点好评度3点原创分0分专家分0分加关注写私信	地下室^# 发布于：2003-10-14 20:21 FIFO是不受控制的吧，寄存器里能做的也只是对FIFO满或空时告诉9054该做什么而以。
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teleboy 驱动牛犊注册日期2003-07-10 最后登录2004-05-21 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	5楼^# 发布于：2003-10-14 22:17 不用NO Flush和prefetch disable ，将 PCI Target Retry Delay Clock 设置成0和1时，有Stop#信号，但和IRDY不对齐。设成2时，读时总是重启。设成3及大于3时，没有任何信号，包括LHOLDA,LW/R，这是为什么？
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freen3 驱动牛犊注册日期2002-11-09 最后登录2004-02-26 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	6楼^# 发布于：2003-10-22 09:54 teleboy兄，我现在也在做一样的事，只不过用9052，想请教你一下，只用FIFO，或则用FIFO+DRAM,有什么样的区别，那种方案我还没定，所以想问一下你的思路。我是跟DSP 接口的。谢谢！
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teleboy 驱动牛犊注册日期2003-07-10 最后登录2004-05-21 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	7楼^# 发布于：2003-10-22 10:59 我的板子上只有DPRAM，没有FIFO，我所说的FIFO是指9054内部的读FIFO
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freen3 驱动牛犊注册日期2002-11-09 最后登录2004-02-26 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	8楼^# 发布于：2003-10-22 11:08 我说的也是内部的FIFO，它是怎样跟你的DPortRAM(?)接口的呢？我的意思是数据量不大的情况下，只用FIFO，我想这样干，行吗？谢谢！
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teleboy 驱动牛犊注册日期2003-07-10 最后登录2004-05-21 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	9楼^# 发布于：2003-10-22 11:29 你是说让DSP直接将数据送到9054吗？这样恐怕不行吧。一是不保险，二是当9054作为本地主时，恐怕不能控制DSP吧。我的想法
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