关于CYPRESS CY7C68013同步读时序！！PDF文档是否正确？在线等

68013同步读的状态机和文档中给出的读逻辑时序，其中SLRD在逻辑时序中高电平和低电平都只有一个时钟宽度，但是如果按照状态机，应该在高电平的时候，不只一个始终宽度啊。
IDLE: When read event occurs, transition to State 1.
STATE 1: Point to OUT FIFO, assert FIFOADR[1:0], transition to State 2.
STATE 2: Assert SLOE. If FIFO-Empty flag is false (FIFO not empty), transition to State 3 else
remain in State 2.
STATE 3: Sample data on the bus, increment pointer by asserting SLRD for one IFCLK, de-assert
SLOE, transition to State 4.
STATE 4: If more data to read, transition to State 2 else transition to IDLE.
首先在状态三的时候de-assert SLOE 是否应该为de-assert SLRD呢？其次大家看它的时序图形：SLRD在最后的占空比是50%，宽度是一个两个时钟周期，是否SLRD的波形应该一直这样呢？
有哪位做过同步读，麻烦告诉我一声啊。谢了