菜鸟上路,请多关照

楼主^#

更多发布于：2005-08-07 00:10

  各位高手:
   我刚刚接触CPLD,对VHDL也懂得很少.现在有一个问题让我很困惑.
我想在CPLD里做一个DDS发生器,就是建一个二十四位的累加器,有一个可变的步进量(由单片机提供)
.整个系统主要包括串入转并出,以及二十四位累加器.我用7256做了一个.编译后提示逻辑资源用了百分之九十七.我很不理解.还有别的东西没做呢.所有东西我都用VHDL 编写.
   这是为什么?难道位数很废CPLD的资源?

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jacky911 驱动牛犊注册日期2005-08-03 最后登录2006-05-09 粉丝0 关注0 积分16分威望4点贡献值0点好评度1点原创分0分专家分0分加关注写私信	沙发^# 发布于：2005-08-07 16:58 怎么没人定啊？救命啊．
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