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在Burst Read周期，若没有等待状态，则9054的第一次读操作是在ADS#无效后的第一个LCLK时钟上升沿；可就是在这个时钟上升沿，9054RDK同时有效READY#和SRAM_OE#信号，我觉得9054不可能在这个时钟上升沿采到数据，你想READY#信号需要建立时间,SR...

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回复(3) 2002-08-05 11:42 来自版块 - 板卡设计

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: jst7792：可以这样考虑：状态1：ADS有效，时钟上升沿-〉状态2：ads无效，ready,sram_oe有效，延迟若干ns数据有效,时钟上升沿-〉读取数据。只要时钟周期够长，译码和RAM访问速度够快，绝对没有问题(2002-08-05 14:54)

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: roppies：时序我已经说的很清楚了，自己也画过了，但就是不知道哪里出了问题，请斑竹指明，多谢（一定给分）！(2002-08-05 14:03)

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roppies

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