roppies的个人空间

roppies： 算我一个

一直在搞主板方面的研究，对BIOS很感兴趣，算我一个：zhangsir_ok@hotmail.com

2004-03-23 17:31 来自版块 - FirmWare

roppies： FIFO救急

我使用的FIFO是IDT72v3690(36bit 32k)，现在怎么都写不进去数据，不管什么时候有效WEN#,EF#总是提示FIFO空，测量WCLK没有问题，其他信号也没有问题，而且肯定进行过master reset。我用的是IDT standard mode由于芯片的FIFO... 全文

2002-10-21 14:21 来自版块 - 板卡设计

roppies： 交流一下

大家写verilog时都使用那些工具我开始时只用maxplus，现在打算用modelsim仿真，synplify综合，maxplus写片子，这样的配置怎么样

2002-10-14 15:52 来自版块 - DSP & PLD &FPGA

roppies： 一本verilog的好书

硬件描述语言verilog 第4版清华大学出版社

2002-10-10 10:50 来自版块 - 读书与书评

roppies： maxplus求救

verilog 异步操作：always @(posedge LCLK or negedge RESET_)....为什么使用MAXPLUS2仿真时我的RESET_被LCLK给同步了

2002-08-16 15:56 来自版块 - 板卡设计

roppies： verilog 的一些功能maxplus2好像不支持

比如initial语句等待某个事件发生的语句： @(posedge CLK)我要使用initial语句初始化用第二个语句产生一些信号可是maxplus2编辑过程中出错，请问有什么补救措施多谢（一定给分）

2002-08-09 18:15 来自版块 - 板卡设计

roppies： 请教HDL

verilog中的时延是不是只能用于仿真而不能用于综合，若能用于综合，那么具体对PLD编程后该时延是否准确

2002-08-08 14:40 来自版块 - 板卡设计

roppies： 请教9054时序

在Burst Read周期，若没有等待状态，则9054的第一次读操作是在ADS#无效后的第一个LCLK时钟上升沿；可就是在这个时钟上升沿，9054RDK同时有效READY#和SRAM_OE#信号，我觉得9054不可能在这个时钟上升沿采到数据，你想READY#信号需要建立时间,SR... 全文

2002-08-05 11:42 来自版块 - 板卡设计

roppies： 高手指教

请问CPLD的时钟信号对其内部的异步操作有没有什么影响另外，如果我想在一块CPLD上接两个50M的时钟信号（有相位差），分别作为其内部不同模块同步操作的参考时钟，是否可行感觉有点旋，请帮忙澄清，谢谢！

2002-07-29 16:22 来自版块 - 板卡设计

roppies： 谁用过IDT72V36（FIFO）

数据手册上好像要求同步读写时RCLK和WCLK之间必须有大于9ns的延迟，不知有什么影响另外,是不是TQPF封装的芯片不支持异步读写请指教！

2002-07-28 21:12 来自版块 - 板卡设计

roppies： 请教9054RDK中的verilog源码

对于C模式Single Read Mode，开发板上sram的LD[31:0]建立时间为5ns因此，在传输周期开始时Ready#信号不可能在ADS#信号结束后立即有效，对开发板的测试结果也是这样但对verilog源码的仿真结果READY#信号在ADS#信号结束后的第一个LCLK上... 全文

2002-07-28 21:05 来自版块 - 板卡设计

roppies： 急问

9054RDK中的verilog描述了一个有六个状态的状态图，若进行一次猝发式传输，要经历以下状态：0: idle1: cycle start4: burst cycle wait state5: burst cycle repeat state6: burst cycle la... 全文

2002-07-25 17:24 来自版块 - 板卡设计

roppies： 9054 local bus 端的 cpld

交流一下开发经验那个状态机是在很头疼仿真用Active HDL 还是 ModelSim

2002-07-25 15:30 来自版块 - 板卡设计

roppies： 关于9054

怎样设置才能使PCI TARGET WRITE在9054的LOCAL BUS端以SINGLE WRITE的方式传输，请指教！

2002-07-21 11:12 来自版块 - 板卡设计

roppies： 请教一个问题，请大虾们帮我澄清

假设我现在有一款MPEG-2的编码芯片，打算设计一个PCI视频采集卡。它的输出可以是MPEG-2数据流，也可以是按帧输出的视频流。设计的目的是实时显示的同时进行录制，请大虾们帮我选择一下方案：1）使用DMA方式把成帧的视频流输出的显卡 同时使用DMA方式把MPEG流输出到内存... 全文

2002-04-27 11:54 来自版块 - 板卡设计

roppies： BT878的问题

BT878能够支持实时显示和录制同时进行吗实时显示就需把视频数据实时写到显存而录制则需要把视频数据软压缩后写入磁盘请问对于一路视频信号，两者能同时进行吗那位大虾能说说看

2002-04-27 10:44 来自版块 - 板卡设计

roppies： 基于9054的pci板卡设计应选择3.3还是5伏电源

如提

2002-04-26 09:16 来自版块 - 板卡设计

roppies： 请教版主

现有的视频编解码芯片大部分已经集成了pci接口模块，这种情况下还有没有必要使用象9054这样的pci专用芯片，知道你是用了，能告诉这样做的好处吗，谢谢！

2002-04-21 16:20 来自版块 - 板卡设计

roppies： 高分请教： MPEG-2的编解码芯片选择

基于PCI总线的视频处理，应选择什么样的MPEG-2的编解码芯片，请斑竹及其他高手指点迷津，多谢！

2002-04-21 11:40 来自版块 - 板卡设计

roppies： 请教：怎样把 9054 Orcad 格式的库转换到protel

2002-04-08 21:59 来自版块 - 板卡设计