sandybull的个人空间

sandybull：谢谢你了，qizhi 我往两个地址都发了一封，附件里面有VHDL源程序和相关说明，可以直接用Maxplus查看仿真结果，谢谢了！！(2003-06-18 18:44)

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qizhi：qizhi_liu@sohu.com,qizhi_liu@263.net(2003-06-18 17:42)

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sandybull：to qizhi 我应该怎么发给你那 能不能将你的Email告诉我的说 我可以直接将Maxplus的文件发给你 你可以直接查看仿真结构，看看逻辑是否符合要求 谢谢(2003-06-18 16:12)

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qizhi：说实话，我不会VHDL，但是大概还看的懂。你尽可发给我，但是，我不一定想得出办法。再说，关于7024的使用，一定要给出图才可以，否则无法判断其工作模式。(2003-06-18 15:21)

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sandybull：即使我知道了这些数据要求 也没有办法改动啊 读写的逻辑控制都是用CPLD实现的，是否有可能是因为CPLD中的逻辑部队造成的。 我用VHDL编写的程序，主要是参考HDK中的例子， 仿真时都符合9054的读写时序，就是READY信号相对于BLAST信号有半个周期左右的延时。 ...(2003-06-18 14:24)

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qizhi：抱歉，刚才把型号弄错了。 我没有用过此芯片，不过下了一个，一看实在太多。恐怕一时也看不完。 依照一般的理解，首先，保证读和写互相不影响。其次，最好可以确认是读的问题还是写的问题。方法是，在写、读操作时，用逻辑分析仪和数字示波器检测相关控制信号，看是否满足要求。注意，其时序图上...(2003-06-18 13:50)

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sandybull：我用的7024是4K×16位的双口RAM芯片 Ready直接下拉了 LHOLDA是由CPLD来控制的 process(LHOLD) begin LHOLDA<＝LHOLD; end process; 这应该没有什么问题吧 译码信号...(2003-06-18 12:56)

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qizhi：首先确认，你的逻辑对吗？ 请检查READY信号产生正确吗？LHOLDA正确吗？ 如果都正确，请检查译码信号输出是否如你所期待的那样。象 7204这样的异步FIFO操作相对简单。但是，读写时序还是需要注意的。 请检查到底是写操作的问题还是读操作的问题。写译码信号应该是在LC...(2003-06-18 12:42)

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sandybull：另外，我本地段存储器用的是两片IDT7024（4K×16位）并行扩展， 按照datasheet的要求分为主和从两片，扩展为4K×32位的本地段存储器，其中主芯片在每次数据处送中为低16位，从芯片为高16位。 现在我由于手头只有一片7024，所以只用了主芯片，另外一片空着没...(2003-06-18 12:28)

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sandybull：对阿 我用的就是space2和spcae3，我写错了 用plxmon也是一样的 读出来的数都不一样 而且有时候会死机 (2003-06-18 11:36)

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