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http://bbs3.driverdevelop.com/index.php?m=space&uid=4955
cyclone 中的FIFO的问题
设计中使用了FIFO(2048×16),写时钟80M,读时钟120M,想实现如下功能:当FIFO中的数据写到1024字时,开始读FIFO(此时仍在写入数据)。可是仿真时发现读出的数据有时正确,有时错误;当修改了设计中某个和FIFO读写没有关系的逻辑时也会影响数据读出的正确性。是不...
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2005-03-04 10:41
来自版块 -
DSP & PLD &FPGA
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zab
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