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谢谢各位支持！请教： 可否这样认为：上电启动PLX9054时可以不提供LCLK，当FPGA加载成功后，晶振通过FPGA输出给LCLK，FPGA与PLX9054的LOCAL BUS相连，进而实现对卡上FIFO的读写，此方案可行？此方案的目的是为了减小LCLK超前FPGA控制信...全文
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zhpzh：大胆试吧。不过有时问题很奇怪(2003-08-04 22:46)
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fwzfwz1：[quote][quote][quote]谢谢各位支持！ 请教： 可否这样认为：上电启动PLX9054时可以不提供LCLK，当FPGA加载成功后，晶振通过FPGA输出给LCLK，FPGA与PLX9054的LOCAL BUS相连，进而实现对卡上FIFO的读写，此方案...(2003-07-22 10:55)
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pzgltd：肯定？ 上电时9054没有局部时钟，系统将不能启动？ 另外：通过FPGA输出LCLK,是为了增加延时，因为所有LOCAL BUS的接口信号都经过FPGA。 (2003-07-22 10:46)
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jst7792：[quote][quote]谢谢各位支持！ 请教： 可否这样认为：上电启动PLX9054时可以不提供LCLK，当FPGA加载成功后，晶振通过FPGA输出给LCLK，FPGA与PLX9054的LOCAL BUS相连，进而实现对卡上FIFO的读写，此方案可行？此方案的...(2003-07-22 09:47)
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fwzfwz1：[quote]谢谢各位支持！ 请教： 可否这样认为：上电启动PLX9054时可以不提供LCLK，当FPGA加载成功后，晶振通过FPGA输出给LCLK，FPGA与PLX9054的LOCAL BUS相连，进而实现对卡上FIFO的读写，此方案可行？此方案的目的是为了减小...(2003-07-22 09:24)
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jst7792：谢谢各位支持！ 请教： 可否这样认为：上电启动PLX9054时可以不提供LCLK，当FPGA加载成功后，晶振通过FPGA输出给LCLK，FPGA与PLX9054的LOCAL BUS相连，进而实现对卡上FIFO的读写，此方案可行？此方案的目的是为了减小LCLK超前F...(2003-07-22 08:47)
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jst7792：既然你需要LCLK,为什么不将晶振的输出通过74ls244或74ls245缓冲后直接连到9054的局部时钟，而是通过FPGA呢？ 高速时钟信号通过这种芯片以后信号品质只会更差,还不如不用.(2003-07-22 08:43)
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fwzfwz1：既然你需要LCLK,为什么不将晶振的输出通过74ls244或74ls245缓冲后直接连到9054的局部时钟，而是通过FPGA呢？(2003-07-21 23:22)
