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http://bbs3.driverdevelop.com/index.php?m=space&uid=68138
帮我看看这个程序?(50分感谢)
CP为10M方波输入,PLUSEX为输出。程序本身没太多用途,但为何不行??? XC2S15 -5 TQ144 ISE 6entity XC2S151 is Port ( CP : IN STD_LOGIC ; --CLK CP5:OUT STD_LOGIC...
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3
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2004-04-28 16:52
来自版块 -
DSP & PLD &FPGA
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ZHULUSHENG
:
谢谢你!你上面提到的错误我还看的出来。 是我复制过来时出的错。 但是如果是这样的话,综合时早就提示错误了,肯定不能到 MAP这一步。 问题我找到了,是属于CP由于扇出太多,被ISE自动指定为全局时钟,但我的CP没有连接到GCLK 管脚。
(2004-04-29 21:14)
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luorenfei
:
程序最好写规范点
(2004-04-29 16:59)
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luorenfei
:
三个错误: 1)你没有加: lIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; 2)PLUSEX : OUT STD_LOGIC; ); 括号前多了一个...
(2004-04-29 16:58)
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ZHULUSHENG
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