版块
论坛
喜欢
话题
应用
搜索
登录
注册
amekle的个人空间
访问量
0
新鲜事
帖子
资料
http://bbs3.driverdevelop.com/index.php?m=space&uid=72291
VHDL编程中总线ungroup
我用VHDL编了个计数器,然后生成一个一个默认逻辑符号,然后在图形文件中调用它。可是,用VHDL所编的计数器其输出为16进制(如Q[7..0]),而在图形文件里我只想用其中的几个输出脚就可以了,我将自己的输出脚引到Q[7..0]总线上,并在每个脚前面标上名称(如Q2之类的)。可编...
全文
回复
(
0
)
2004-04-06 16:41
来自版块 -
DSP & PLD &FPGA
◆
◆
表情
告诉我的粉丝
提 交
啊哦,还没有人评论哦,赶快抢个沙发!
amekle
加关注
写私信
0
关注
0
粉丝
15
帖子
返回顶部