我用VHDL编了个计数器,然后生成一个一个默认逻辑符号,然后在图形文件中调用它。可是,用VHDL所编的计数器其输出为16进制(如Q[7..0]),而在图形文件里我只想用其中的几个输出脚就可以了,我将自己的输出脚引到Q[7..0]总线上,并在每个脚前面标上名称(如Q2之类的)。可编...
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回复(0) 2004-04-06 16:41 来自版块 - DSP & PLD &FPGA
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