reg [7:0] outp;always @ (posedge clk)outp<=8'bz;或者:wire[7:0] outp; assign outp=8'bz;两种情况在maxplus2下仿真时outp一直是0,为什么会这样?如果在将程序下载到片...
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回复(3) 2004-06-12 00:01 来自版块 - DSP & PLD &FPGA
表情
easyhawk简单啊 用电阻上拉,测是高电平 电阻下拉,测是低电平就完了么 请问这是什么原理?你说的电阻是外接电阻吗?(2004-06-12 20:31)
geyuanqing简单啊 用电阻上拉,测是高电平 电阻下拉,测是低电平就完了么(2004-06-12 17:26)
hazywxin高阻用电压表量应该是3v左右吧(2004-06-12 16:10)

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