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我刚开始接触CPLD，看了EPM7128S的数据手册，有几点疑问想请教各位大侠，不胜感激。一定赠分：）1.GCLK1和GCLK2如果接外部的时钟，外部晶振的频率可取多大？2.GCLRn是一个清除信号，它的具体用处是什么？它可以作为EPM7128的复位信号吗？3.OE1和OE2信号...全文
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ziqieqie：我也遇到同楼主一样的问题，请问你的那个关于 “VCCINT和VCCIO有多个引脚，他们必须统一接+5V或+3.3V吗？一个VCCIO引脚是否分管几个IO引脚呢？” 的问题有没有找到答案，能否共享一下？ (2011-03-19 11:08)
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mejfm：1.请参考每个芯片都有fMAX工作频率。 4。EPM7128S应该是5V器件吧，IO电压部分可以连接3.3V，也可以连接5V，取决于你的设计！(2004-07-10 20:52)
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seabird0813：多谢大侠，分数奉上(2004-07-10 09:36)
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winter：1.取决与你使用的芯片数据，比如epm7128XX-10，就是10ns的，表示它的信号延迟是10ns，这时你最大的晶振可以接100M的，但是你要考虑你的时钟要经过好几级才会到达需要它的触发器上，所以接100M的晶振肯定会发生问题，具体接多少你要自己计算 2.GLRn是一个全局信...(2004-07-08 11:02)
