greatwp的个人空间

greatwp： 瑞赤公司怎么联系？

哪位大侠知道瑞赤公司的联系方式啊？多谢了！

2003-09-18 15:07 来自版块 - 板卡设计

greatwp： 瑞赤公司怎么联系？

谁知道瑞赤公司的联系方式啊。多谢了！

2003-09-18 15:05 来自版块 - DSP & PLD &FPGA

greatwp： 北京哪里可以买到德州的74as374？

找了好多地方都没有，中发有一家卖，质量太次。

2003-08-18 15:17 来自版块 - 供需信息

greatwp： cy7b923问题请教

各位大侠那位用过cy7b923这个串口片子阿，是不是只要把八根数据线、时钟线、ena和ckw接好就行了，逻辑关系是不是只要满足在ena低的时候ckw有一个上升沿就可以了（当然还要对应相应的数据）？

2003-07-21 10:27 来自版块 - 板卡设计

greatwp： 9054dma传输过程丢数？

各位大虾，我用plxmon传输数据的时候当我出传输的数据大于ff 时，当我察看hbuf的时候。发现总在偏移ff附近丢数据，但是别的地方不丢数据，请大家帮忙，多谢了。

2003-07-09 15:24 来自版块 - 板卡设计

greatwp： 两块9054板卡是否冲突？

各位大侠，我在一台计算机上插两块9054卡，这两块卡不同时工作，但是我所用的驱动一样，这样计算机怎么区分这两块卡，是否可以通过eeprom中的sub vender和 subsystem的不同来区分阿？

2003-07-05 10:23 来自版块 - 板卡设计

greatwp： 有关dma传输的block模式问题

各位大侠帮助小弟理清这个问题，我用的是c模式，当dma传输时采用block的mode，我不知道怎么理解这个block的mode，就是一个大块吗？但是这个block和我们每次dma传输的字节数有什么联系，这个block的大小是否可以自己定义，如果可以定义的话如何定义，是否通过寄存器... 全文

2003-06-20 11:01 来自版块 - 板卡设计

greatwp： 9054的怪问题

各位帮忙，我用9054进行数据的传输，我的ready信号一直接低，用plxmon进行数据的传输，当dma传输的数据量比较小的时候没有问题，比如1024个字节，但是传输的字节数如果比较大的时候就会死机，比如传输的字节数是1280。不直到这是为什么啊，是模式的问题还是怎么回事。

2003-06-09 19:06 来自版块 - 板卡设计

greatwp： 9054的ads和blast问题

哪位大侠知道设置那个寄存器可以使dma传输过程中让blast成为高后过一到两个时钟再出现下一个ads阿。多谢了！

2003-05-14 13:42 来自版块 - 板卡设计

greatwp： viewdraw 画的原理图怎么转化为pdf的格式阿？

viewdraw 画的原理图怎么转化为pdf的格式阿？

2003-05-08 16:04 来自版块 - 板卡设计

greatwp： 9054的模式问题

哪位大侠知道9054的mode[1:0]两个管脚都空接的话是什么模式那？

2003-05-08 10:38 来自版块 - 板卡设计

greatwp： pci9054死机

各位大侠，我用plx的驱动程序，用plxmon对我的板卡进行寄存器的读写的时候没有问题，但是为什么只要进行dma的时候就死机。这是为什么阿，各位大侠帮忙，多谢了。

2003-05-07 12:14 来自版块 - 板卡设计

greatwp： 9054死机问题

哪位大侠遇到过这样的怪现象，我把ready一直接低（通过cpld），我用生产批号为0208的9054没有任何的问题，板卡工作正常，但是换为生产批号为0302的9054就出现了问题。我只要对9054进行操作，计算机就死机了。这是为什么阿？

2003-04-21 16:57 来自版块 - 板卡设计

greatwp： 光驱控制问题

哪位大侠做过光驱的控制，能否帮助小弟一二。看了看atapi的标准，头都大了，还是没有一点进展。

2003-03-05 14:33 来自版块 - 板卡设计

greatwp： IDE光驱？

哪位大侠知道怎么控制光驱的数据读取？

2003-02-21 11:03 来自版块 - 板卡设计

greatwp： verilog

某个时钟clk的上升沿和下降沿都触发数据，需要一个程序，这个程序要求用ckl1的上升沿来触发这个数据。我怎么创建出这个时钟clk1啊。

2002-12-31 10:47 来自版块 - DSP & PLD &FPGA

greatwp： 双口问题求助

各位大虾那位可以告诉我用verilogz怎么定义双向口，为入口可以进数据，为出口时为高阻态。我用的是maxplusII

2002-12-18 10:08 来自版块 - DSP & PLD &FPGA

greatwp： 给分求程序

我需要当信号a为高的时候从8位的数据线上读三回数据，然后把这24个数据利用一位的数据线输出。当a为低的时候这8根数据线要置为高阻态。

2002-12-10 14:38 来自版块 - DSP & PLD &FPGA

greatwp： 大侠帮帮忙

MAXPLUSII编译的时候提示unsupported verilog hdl feature error:bit-select with a non-constant index is not supported.这是什么意思啊？我怎么解决这个问题啊。

2002-12-02 15:53 来自版块 - DSP & PLD &FPGA

greatwp： cpld

各位大侠，我遇到有些cpld的问题如下，希望大家可以帮忙。我要从8位数据线上读回24个数据，判断第24位的数据是否为1，为1需要通过cpld的一个管腿把数据的低22位输出，为0需要通过cpld一个管腿输出低23位数据，输出完这些数据以后就不再输出任何的数据。希望各位大侠帮忙了。 ... 全文

2002-11-07 14:48 来自版块 - DSP & PLD &FPGA