jansty的个人空间

jansty： 技术问题咨询探讨，大虾请进来看看

现有一VHDL硬件设计，输入为一时钟，我想通过监测输入的时钟来给出一标志位输出信号，即：当监测到无时钟（CLK常为‘0’）时给出一输出标志位‘1’，有时钟则该输出位为‘0’。请问各位大虾怎样实现这一设计为好？望探讨，谢了！

2007-09-30 13:30 来自版块 - DSP & PLD &FPGA

jansty： 高手们看过来（有5分）

当硬盘以PIO-IN方式进行读写操作时，计算机系统在启动时，主机发出“EC”命令给设备，进行硬盘的初始化过程，在这个过程中，硬盘要将256个字传给主机，主机通过读取数据端口1F0来获取硬盘信息。在这256个字的传输过程中，主机是每次读取一个字吗？如果是的话，那么设备是如何知道主机... 全文

2003-08-06 10:31 来自版块 - 板卡设计

jansty： 我在开发一块PCI扩展卡时遇到的问题，希望各位大虾不吝赐教！

该扩展卡为5VPCI卡，用一块FPGA芯片实现与PCI的接口功能，并通过FPGA芯片与IDE接口进行数据交换，现该卡可正常工作，但发现在与主机通信时数据传输速率仅能达到UDMA33，上不了UDMA66。考虑可能是FPGA芯片工作速率不够（该芯片为Altera公司的EPF6016-... 全文

2003-07-11 13:52 来自版块 - 板卡设计