我在entity中定义DO : inout std_logic_vector(7 downto 0);想实现idx=\'1\'时:DO<=DIidx=\'0\'时:DO_T<=DO;我用了if_else语句,顶层图形文件中给DO... 全文

2003-11-26 09:59 来自版块 - DSP & PLD &FPGA


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