verilog 的一些功能maxplus2好像不支持

比如initial语句
等待某个事件发生的语句： @(posedge CLK)

我要使用initial语句初始化
用第二个语句产生一些信号

可是maxplus2编辑过程中出错，请问有什么补救措施
多谢（一定给分）

Initiate 等这些语句是编写testbench.v的时候用来做激励信号的，只有modelsim可以认识它，用maxplusii 是不能综合这些语句的

用不着想得那么复杂，刚上电时，所有寄存器均为0。再不然，你自己可以在FPGA内部整一个复位信号，用计数器整：
moudle resmod(clk, reset);
input clk;
output reset;
reg[2:0] counter; //刚上电时为0

always@(posedge clk) begin
   counter = (counter ==3\'b111)? (counter+1):counter;
   reset   = (counter ==3\'b111)?1:0; 低电平复位
end

 

呵呵，当然也感谢斑竹

谢谢chnh！

好像异步复位必须有外部reset的支持，
对于加电初始化这个好像解决不了

always @ (posedge CLK or negedge RESET)
begin
    if(!RESET)
        //复位状态
    else
        //正常状态
end

always @(reset or posedge clk)
begin
  if(reset==1\'b0) begin
    ...
  end
  else begin
    ...
  end
end

请教斑竹：
1）能不能给个异步复位的代码说明一下
2）依靠时钟实现脉冲除了 @(posedge clk) 或 @(negedge clk)还能有什么办法

第一次使用verilog做东西，还请多指教

CPLD不能完成你这些功能，得有外部RESET和外部CLK

1.初始化可以依靠异步复位。
2.脉冲宽度没有办法严格控制，通常这也不必要。可以依靠输入的时钟实现。

由cpld完成

这些应该都是外部输入的吧

请斑竹说明，如果不是用上述语句
1）启动后的信号初始化该如何完成
2）如何生成一个低脉冲（>15ns）

目前我所见过的设计（PLD)没有哪个用了这些语句。

有什么办法可以代替吗

MuxplusII不支持Initiate,但支持 @(posedge CLK)啊，不过你可以不用Initiate

可synplify好像不支持initial和@(posedge CLK)，
是我设置不对吗

我觉得synplify挺好，Leonardo spectrum也不错

能不能推荐个支持initial的综合软件，我用的片子是epm7128ae

“不过这并不妨碍实现你想要的功能。“

我该怎么办，是使用其他的工具综合还是在maxplus下重新设计

请帮忙出出主意，多谢！

 

先用别的软件综合，然后用MAX PLUS打开edf文件重新编译