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verilog 的一些功能maxplus2好像不支持
比如initial语句
等待某个事件发生的语句： @(posedge CLK) 我要使用initial语句初始化 用第二个语句产生一些信号 可是maxplus2编辑过程中出错，请问有什么补救措施 多谢（一定给分） |
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最新喜欢： kiki_m...
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沙发#
发布于：2002-08-09 18:27
你是在initial中用@(posedge CLK)吗?
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板凳#
发布于：2002-08-09 18:38
initial中用了
其他地方也用了 |
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地板#
发布于：2002-08-09 22:34
maxplus有非常多的verilog功能不支持，具体好像help里有详细的说明，不过这并不妨碍实现你想要的功能。
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地下室#
发布于：2002-08-10 01:28
MuxplusII不支持Initiate、task等语法，很多Verilog语法用于asic设计用的，不支持因为它是FPGA，有很多限制
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5楼#
发布于：2002-08-10 13:54
“不过这并不妨碍实现你想要的功能。“
我该怎么办，是使用其他的工具综合还是在maxplus下重新设计 请帮忙出出主意，多谢！ |
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6楼#
发布于：2002-08-10 14:07
“不过这并不妨碍实现你想要的功能。“ 先用别的软件综合，然后用MAX PLUS打开edf文件重新编译 |
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7楼#
发布于：2002-08-10 14:28
能不能推荐个支持initial的综合软件，我用的片子是epm7128ae
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8楼#
发布于：2002-08-10 14:45
我觉得synplify挺好，Leonardo spectrum也不错
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9楼#
发布于：2002-08-10 16:15
可synplify好像不支持initial和@(posedge CLK)，
是我设置不对吗 |
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10楼#
发布于：2002-08-10 16:34
MuxplusII不支持Initiate,但支持 @(posedge CLK)啊，不过你可以不用Initiate
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11楼#
发布于：2002-08-10 17:10
有什么办法可以代替吗
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12楼#
发布于：2002-08-10 18:09
目前我所见过的设计（PLD)没有哪个用了这些语句。
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13楼#
发布于：2002-08-10 19:12
请斑竹说明，如果不是用上述语句
1）启动后的信号初始化该如何完成 2）如何生成一个低脉冲（>15ns） |
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14楼#
发布于：2002-08-10 19:24
这些应该都是外部输入的吧
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15楼#
发布于：2002-08-10 20:21
由cpld完成
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16楼#
发布于：2002-08-10 20:26
1.初始化可以依靠异步复位。
2.脉冲宽度没有办法严格控制，通常这也不必要。可以依靠输入的时钟实现。 |
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17楼#
发布于：2002-08-10 20:40
CPLD不能完成你这些功能，得有外部RESET和外部CLK
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18楼#
发布于：2002-08-10 21:13
请教斑竹：
1）能不能给个异步复位的代码说明一下 2）依靠时钟实现脉冲除了 @(posedge clk) 或 @(negedge clk)还能有什么办法 第一次使用verilog做东西，还请多指教 |
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19楼#
发布于：2002-08-10 21:32
always @(reset or posedge clk)
begin if(reset==1\'b0) begin ... end else begin ... end end |
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