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请教9054时序
在Burst Read周期，若没有等待状态，则9054的第一次读操作是在ADS#无效后的第一个LCLK时钟上升沿；可就是在这个时钟上升沿，9054RDK同时有效READY#和SRAM_OE#信号，我觉得9054不可能在这个时钟上升沿采到数据，你想READY#信号需要建立时间,SRAM_OE#有效后LOCAL BUS上数据也需要建立时间,这一切都要完成在那个时钟上升沿之后。可是RDK中的VERILOG源码就是这样编写的，难道还有什么机关不成，请大虾指教!
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沙发#
发布于：2002-08-05 13:35
画个图，再看一下先后关系。没什么机关，你自己想错了。
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板凳#
发布于：2002-08-05 14:03
时序我已经说的很清楚了，自己也画过了，但就是不知道哪里出了问题，请斑竹指明，多谢（一定给分）！
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地板#
发布于：2002-08-05 14:54
可以这样考虑：
状态1：ADS有效，时钟上升沿-〉状态2：ads无效，ready,sram_oe有效，延迟若干ns数据有效,时钟上升沿-〉读取数据。 只要时钟周期够长，译码和RAM访问速度够快，绝对没有问题 |
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