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请教HDL
verilog中的时延是不是只能用于仿真而不能用于综合，
若能用于综合，那么具体对PLD编程后该时延是否准确 |
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沙发#
发布于：2002-08-08 14:59
延时只能用于仿真验证，不能综合，对实际电路没有作用
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板凳#
发布于：2002-08-08 15:48
那在cpld器件中怎样实现信号的延时
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地板#
发布于：2002-08-08 16:10
尽量不要考虑使用延时的办法控制时序.部分综合工具允许使用LCELL产生单位延时,但延时的长短不是可以精确控制的.
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地下室#
发布于：2002-08-08 16:32
我做过fpga，知道fpga的时延是仿真的；
cpld不很清楚 |
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5楼#
发布于：2002-08-08 17:21
想要时延，可以在元件层上加 lcell 阿
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6楼#
发布于：2002-08-08 18:37
CPLD中延时与路径相关。延时在报告文件中可以看到。
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7楼#
发布于：2002-08-09 09:17
不要用lcell,很可怕！
建议使用状态机进行延时 |
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