9054的ADS，BLAST等信号宽度 可控吗

  我现在的9054的板子，读写fpga内的寄存器，基本正常，只是需要多写几次（ready用的是9054rdk的verilog转vhdl的），但对外接ram时，总是在某一位（bit24位）为高电平，不知道这是怎么回事？

   我测试了几个关键信号： ADS#, BLAST#, LWR#,READY# （LCLK 为20MHz）
    结果很奇怪的是： TARGET 模式下读写时，ADS#宽度为10ns，BLAST#为50ns～100ns 不定，LWR#,好像是100ns左右，这些信号都是9054主动产生的，怎么会出现这种问题呢？
   READY#用9054rdk的时序控制，但测得得信号比较短，估计也只有10ns，这很是奇怪，请各为高手解释一下，谢谢了。

这些信号宽度不可控。
这些信号都是和本地时钟LCLK相关的，各占用一个时钟周期。当然，如果从PCI端进行Wait等设置，这些信号的脉宽会延长，但一般不建议使用，除非你本地端接的是慢速设备。

请在设计时注意，Ready信号要和这两个信号相关，这样你才能够保证每次读写正确。

suenlei:
   那我怎么测的信号比一个 lclk还短啊，真是太奇怪了