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verilog问题？（巨菜）
输入：
module yk(count,sum,a,b,cin); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum} = a+b+cin; endmodule maxplus+编译错误： 说什么sin1.sin2没有默认值？？？？？ 跳到addcore.tdf文件去，可我根本没用这个文件？ |
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沙发#
发布于：2003-03-01 21:03
怎么在quartus上通过了！ :(
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板凳#
发布于：2003-03-01 21:08
maxplus 2 的确比较烂！更换一个综合工具试试了！
我用ISE编译 fpga express 综合 可以通过！ |
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地板#
发布于：2003-03-02 15:31
用quartus吧，功能比较齐全，只是比maxplus 2用起来稍微复杂一点
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