给分了！十万火急！设计电子数字钟，编译电路原理图时有个错误,高手进

  制作电子数字钟，由一个24进制带进位位计数器和两个60进制带进位位计数器组成电路原理图编译时出错。Node missing scour:clk
检查接线没有错误的呀！

  望各位大虾指点。谢谢。
  好心人帮助啊。在线等啊。
  好人有好报。不胜感激，有留下mail和qq的更好！
  谢谢！

  我的邮箱是:readytofly0411@126.com谢谢大家。

fenpin模块产生1Hz的脉冲，两个count60分别是分钟和秒的计数模块，count24是小时的计数模块。clr为清零信号，clk为时钟信号。

《VHDL数字控制系统设计范例》中专门有一章讲述的是电子钟的设 计，好像开始要建一堆package

  谢谢楼上的。
  十分感谢，有没有人帮我看一下啊？我很急，昨天晚上1:30才睡的，没检查出来。
  还请高人指点我，我也听楼上的再去查这本书。请有知道的抬个高手指点我一下，周五就要交了。
  谢谢大家，谢谢这个论坛。（真心话！）

library ieee;                                                  
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port( clk: in std_logic;
     C,B,A: out std_logic);
end fenpin;
architecture fenpin_arch of fenpin is
signal count:std_logic_vector (2 downto 0);
begin
process (clk)
 begin
   if clk=\'0\' then
     count<=count+\'1\';
     end if;
end process;
A<=count(0);
B<=count(1);
C<=count(2);
end fenpin_arch;

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity count24 is
port(clk,clr,en:in std_logic;
     A0,B0,C0,D0:out std_logic;
     A1,B1,C1,D1:out std_logic);
end count24;

architecture count24_architecture of count24 is
 
signal count0:std_logic_vector(3 downto 0);
signal count1:std_logic_vector(1 downto 0);
Begin
A0<=count0(0);
B0<=count0(1);
C0<=count0(2);
D0<=count0(3);
A1<=count1(0);
B1<=count1(1);
C1<=\'0\';
D1<=\'0\';
process(clk,clr,en)
Begin
   if (clr=\'1\') then
      count0<=\"0001\";
      count1<=\"00\";
elsif clk=\'0\' and en=\'1\' then
   if  (count0=\"0100\" and count1=\"10\")then
         count0<=\"0001\";
elsif(count0=\"1001\")then
      count0<=\"0000\";
else
      count0<=count0+\'1\';
end if;
if (count0=\"0100\" and count1=\"10\")then
    count1<=\"00\";
   elsif count0=\"1001\" then
         count1<=\"01\";
     end if;
end if;
end process;
end count24_architecture;

我刚做完电子钟，你出什么问题了。

程序可以通过编译,出来三个功能模块.
连好电路原理图后,发现好象都没有管脚, 是什么原因呀/

上面贴的，是我的几个程序.
还缺少什么东西吗?
我是用FLEX 10K系列芯片做的。

  难道这里真的没人救我嘛？
  高手指导下啊，不胜感激，真的！！

你是程序加原理图两种方式结合做的吧？原理图方式我就不懂了。如果用程序做，你应该有个主程，用COMPENENT元件例化就好了。是你原理图处的问题了，应该。