IIR 滤波器设计心得

我今年开始学FPGA的,刚好公司要做一音调控制(EQ)均衡器,我就找了些资料,终于成功了,现将我的体会留个大家,望多指教:
1)VHDL的寄存器引入条件,对于刚学习的人很容易误引入寄存器,这样会影响到FPGA的资源和速度,因此要区分if else 与if的区别,单独用if时很容易合成出寄存器;
2)IIR滤波器的精度,因为采用的是递归算法,对精度要求高,CD是15位小数,计算时必须采用相应更长的小数,否则容易出现噪音;
3)采用 IIR df2型比较节省资源;
4)我的结果是12M下,七波段均衡器,正负23dB,用一个乘加器实现;效果用CD的的数字信号输入测试比较好;
5)我是个初学者(DSP有一定基础),我认为VHDL非常适合会写汇编的人,比较严密,只要算法对了,合成就没问题;
6)结论:只要把VHDL的语法结构弄懂就比较容易,望大家批评指正
Thanks

写得好，中