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请教9054RDK中的verilog源码
对于C模式Single Read Mode，开发板上sram的LD[31:0]建立时间为5ns
因此，在传输周期开始时Ready#信号不可能在ADS#信号结束后立即有效，对开发板的测试结果也是这样 但对verilog源码的仿真结果READY#信号在ADS#信号结束后的第一个LCLK上升沿立即有效，而且是与SRAM_OE#同时有效，这样9054不大可能读到数据 我怀疑verilog源码和真正开发板上的逻辑是否相符 请高手指点 |
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最新喜欢： kiki_m...
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沙发#
发布于：2002-07-29 08:36
完全没有问题,时钟周期就有20ns
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板凳#
发布于：2002-07-29 09:05
实际的测试结果表明，同样是非猝发数据传输
读周期要比写周期时间长很多，显然读周期有 很长的等待时间 |
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地板#
发布于：2002-07-29 09:17
用什么测试的?逻辑分析仪?示波器?
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地下室#
发布于：2002-07-29 09:47
示波器，但绝对没问题的
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5楼#
发布于：2002-07-29 10:08
测的是什么?PCI的信号?local的信号?
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6楼#
发布于：2002-07-29 10:45
local端的ads#,blast#,ready#和数据线（设置为01交替发送）
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7楼#
发布于：2002-07-29 11:23
不理解,我这里用逻辑分析仪的结果完全没有问题.
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8楼#
发布于：2002-07-29 11:25
你测的是一个读周期的长度,还是相邻两个读周期的间隔?
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9楼#
发布于：2002-07-29 11:36
你给了我提示，我测试的是间隔
但是你觉得时间会耽误在pci方吗 那样的话为什么写周期那么快呢 |
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10楼#
发布于：2002-07-29 12:01
问题的关键是桥,写的时候命令数据总线上都有了,桥只需要将相应的数据命令转化为LOCAL就可,但读的时候总线上只出现命令,桥需要先将命令转化为LOCAL命令,然后等到LOCAL数据准备好以后读取数据,然后再将数据传递到pci,自然时间比较长.
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