我用 xilinx 的 9536xl pc44 做了一个ColdFire 的 BDM，这是VHDL源码。

--- 用 xilinx 的 9536xl pc44 做了一个ColdFire 的 BDM，这是VHDL源码。与 P&E 的BDM兼容。
--- 请用Xilinx 的 WebPack 来编译，并生成 jedec 文件下载。
--- 下星期把电路图及bdm.jed上传上来。

LIBRARY ieee;
LIBRARY UNISIM;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
USE UNISIM.Vcomponents.ALL;

ENTITY FD_MXILINX_bdm IS
   PORT ( C : IN STD_LOGIC;
          D : IN STD_LOGIC;
          Q : OUT STD_LOGIC);

end FD_MXILINX_bdm;

ARCHITECTURE SCHEMATIC OF FD_MXILINX_bdm IS
   SIGNAL XLXN_4 : STD_LOGIC;

   ATTRIBUTE fpga_dont_touch : STRING ;
   ATTRIBUTE fpga_dont_touch OF U0 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF I_36_43 : LABEL IS \"true\";

BEGIN

   U0 : FDCP
      PORT MAP (C=>C, CLR=>XLXN_4, D=>D, PRE=>XLXN_4, Q=>Q);

   I_36_43 : GND
      PORT MAP (G=>XLXN_4);

END SCHEMATIC;



-- Vhdl model created from schematic bdm.sch - Fri Aug 23 21:15:23 2002

LIBRARY ieee;
LIBRARY UNISIM;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
USE UNISIM.Vcomponents.ALL;

ENTITY bdm IS
   PORT ( IPAD1 : IN STD_LOGIC;
          IPAD10 : IN STD_LOGIC;
          IPAD11 : IN STD_LOGIC;
          IPAD2 : IN STD_LOGIC;
          IPAD3 : IN STD_LOGIC;
          IPAD4 : IN STD_LOGIC;
          IPAD5 : IN STD_LOGIC;
          IPAD6 : IN STD_LOGIC;
          IPAD7 : IN STD_LOGIC;
          IPAD8 : IN STD_LOGIC;
          IPAD9 : IN STD_LOGIC;
          OPAD1 : OUT STD_LOGIC;
          OPAD10 : OUT STD_LOGIC;
          OPAD2 : OUT STD_LOGIC;
          OPAD3 : OUT STD_LOGIC;
          OPAD4 : OUT STD_LOGIC;
          OPAD5 : OUT STD_LOGIC;
          OPAD6 : OUT STD_LOGIC;
          OPAD7 : OUT STD_LOGIC;
          OPAD8 : OUT STD_LOGIC;
          OPAD9 : OUT STD_LOGIC);
   ATTRIBUTE LOC : STRING ;
   ATTRIBUTE LOC OF IPAD1 : SIGNAL IS \"43\";
   ATTRIBUTE LOC OF IPAD10 : SIGNAL IS \"38\";
   ATTRIBUTE LOC OF IPAD11 : SIGNAL IS \"39\";
   ATTRIBUTE LOC OF IPAD2 : SIGNAL IS \"44\";
   ATTRIBUTE LOC OF IPAD3 : SIGNAL IS \"1\";
   ATTRIBUTE LOC OF IPAD4 : SIGNAL IS \"2\";
   ATTRIBUTE LOC OF IPAD5 : SIGNAL IS \"24\";
   ATTRIBUTE LOC OF IPAD6 : SIGNAL IS \"5\";
   ATTRIBUTE LOC OF IPAD7 : SIGNAL IS \"35\";
   ATTRIBUTE LOC OF IPAD8 : SIGNAL IS \"36\";
   ATTRIBUTE LOC OF IPAD9 : SIGNAL IS \"37\";
   ATTRIBUTE LOC OF OPAD1 : SIGNAL IS \"40\";
   ATTRIBUTE LOC OF OPAD10 : SIGNAL IS \"28\";
   ATTRIBUTE LOC OF OPAD2 : SIGNAL IS \"42\";
   ATTRIBUTE LOC OF OPAD3 : SIGNAL IS \"34\";
   ATTRIBUTE LOC OF OPAD4 : SIGNAL IS \"33\";
   ATTRIBUTE LOC OF OPAD5 : SIGNAL IS \"27\";
   ATTRIBUTE LOC OF OPAD6 : SIGNAL IS \"29\";
   ATTRIBUTE LOC OF OPAD7 : SIGNAL IS \"19\";
   ATTRIBUTE LOC OF OPAD8 : SIGNAL IS \"25\";
   ATTRIBUTE LOC OF OPAD9 : SIGNAL IS \"26\";

end bdm;

ARCHITECTURE SCHEMATIC OF bdm IS
   SIGNAL NET_17 : STD_LOGIC;
   SIGNAL NET_18 : STD_LOGIC;
   SIGNAL NET_20 : STD_LOGIC;
   SIGNAL NET_21 : STD_LOGIC;
   SIGNAL NET_22 : STD_LOGIC;
   SIGNAL NET_23 : STD_LOGIC;
   SIGNAL NET_24 : STD_LOGIC;
   SIGNAL NET_25 : STD_LOGIC;
   SIGNAL NET_28 : STD_LOGIC;
   SIGNAL NET_35 : STD_LOGIC;
   SIGNAL NET_36 : STD_LOGIC;
   SIGNAL NET_37 : STD_LOGIC;
   SIGNAL NET_38 : STD_LOGIC;
   SIGNAL NET_42 : STD_LOGIC;
   SIGNAL NET_43 : STD_LOGIC;
   SIGNAL NET_44 : STD_LOGIC;
   SIGNAL NET_45 : STD_LOGIC;
   SIGNAL NET_47 : STD_LOGIC;
   SIGNAL NET_48 : STD_LOGIC;
   SIGNAL NET_49 : STD_LOGIC;

   ATTRIBUTE fpga_dont_touch : STRING ;
   ATTRIBUTE fpga_dont_touch OF AND4_1 : LABEL IS \"true\";
   ATTRIBUTE KEEP_HIERARCHY : STRING ;
   ATTRIBUTE KEEP_HIERARCHY OF FD6 : LABEL IS \"TRUE\";
   ATTRIBUTE KEEP_HIERARCHY OF FD5 : LABEL IS \"TRUE\";
   ATTRIBUTE KEEP_HIERARCHY OF FD4 : LABEL IS \"TRUE\";
   ATTRIBUTE KEEP_HIERARCHY OF FD3 : LABEL IS \"TRUE\";
   ATTRIBUTE KEEP_HIERARCHY OF FD2 : LABEL IS \"TRUE\";
   ATTRIBUTE KEEP_HIERARCHY OF FD1 : LABEL IS \"TRUE\";
   ATTRIBUTE fpga_dont_touch OF GND_1 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF GND_2 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBUF11 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBUF10 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBU9 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBUF8 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBUF7 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBUF6 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBUF5 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBU4 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBUF3 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBUF1 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF IBUF2 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUF8 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUF7 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUF16 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUF5 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUF4 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUF3 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUF2 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUF1 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUFT2 : LABEL IS \"true\";
   ATTRIBUTE fpga_dont_touch OF OBUFT1 : LABEL IS \"true\";

   COMPONENT FD_MXILINX_bdm
      PORT ( C : IN STD_LOGIC;
             D : IN STD_LOGIC;
             Q : OUT STD_LOGIC);
   END COMPONENT;

BEGIN

   AND4_1 : AND4
      PORT MAP (I0=>NET_35, I1=>NET_36, I2=>NET_37, I3=>NET_38, O=>NET_20);

   FD6 : FD_MXILINX_bdm
      PORT MAP (C=>NET_42, D=>NET_49, Q=>NET_17);

   FD5 : FD_MXILINX_bdm
      PORT MAP (C=>NET_42, D=>NET_43, Q=>NET_18);

   FD4 : FD_MXILINX_bdm
      PORT MAP (C=>NET_42, D=>NET_48, Q=>NET_21);

   FD3 : FD_MXILINX_bdm
      PORT MAP (C=>NET_42, D=>NET_44, Q=>NET_22);

   FD2 : FD_MXILINX_bdm
      PORT MAP (C=>NET_42, D=>NET_45, Q=>NET_23);

   FD1 : FD_MXILINX_bdm
      PORT MAP (C=>NET_42, D=>NET_47, Q=>NET_24);

   GND_1 : GND
      PORT MAP (G=>NET_28);

   GND_2 : GND
      PORT MAP (G=>NET_25);

   IBUF11 : IBUF
      PORT MAP (I=>IPAD11, O=>NET_49);

   IBUF10 : IBUF
      PORT MAP (I=>IPAD10, O=>NET_48);

   IBU9 : IBUF
      PORT MAP (I=>IPAD9, O=>NET_47);

   IBUF8 : IBUF
      PORT MAP (I=>IPAD8, O=>NET_45);

   IBUF7 : IBUF
      PORT MAP (I=>IPAD7, O=>NET_44);

   IBUF6 : IBUF
      PORT MAP (I=>IPAD6, O=>NET_42);

   IBUF5 : IBUF
      PORT MAP (I=>IPAD5, O=>NET_43);

   IBU4 : IBUF
      PORT MAP (I=>IPAD4, O=>NET_35);

   IBUF3 : IBUF
      PORT MAP (I=>IPAD3, O=>NET_36);

   IBUF1 : IBUF
      PORT MAP (I=>IPAD1, O=>NET_38);

   IBUF2 : IBUF
      PORT MAP (I=>IPAD2, O=>NET_37);

   OBUF8 : OBUF
      PORT MAP (I=>NET_22, O=>OPAD10);

   OBUF7 : OBUF
      PORT MAP (I=>NET_18, O=>OPAD9);

   OBUF16 : OBUF
      PORT MAP (I=>NET_20, O=>OPAD8);

   OBUF5 : OBUF
      PORT MAP (I=>NET_22, O=>OPAD6);

   OBUF4 : OBUF
      PORT MAP (I=>NET_23, O=>OPAD4);

   OBUF3 : OBUF
      PORT MAP (I=>NET_24, O=>OPAD3);

   OBUF2 : OBUF
      PORT MAP (I=>NET_18, O=>OPAD2);

   OBUF1 : OBUF
      PORT MAP (I=>NET_20, O=>OPAD1);

   OBUFT2 : OBUFT
      PORT MAP (I=>NET_25, T=>NET_17, O=>OPAD7);

   OBUFT1 : OBUFT
      PORT MAP (I=>NET_28, T=>NET_21, O=>OPAD5);

END SCHEMATIC;




[编辑 -  8/23/02 by  jarry]

引用楼主jarry于2002-08-23 21:27发表的 我用 xilinx 的 9536xl pc44 做了一个ColdFire 的 BDM，这是VHDL源码。 :
--- 用 xilinx 的 9536xl pc44 做了一个ColdFire 的 BDM，这是VHDL源码。与 P&E 的BDM兼容。
--- 请用Xilinx 的 WebPack 来编译，并生成 jedec 文件下载。
--- 下星期把电路图及bdm.jed上传上来。

LIBRARY ieee;
.......

能否给我发一份ColdFire 的 BDM原理图

lmf_168@163.com