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楼主^#

更多发布于：2002-10-14 15:52

大家写verilog时都使用那些工具
我开始时只用maxplus，现在打算用modelsim仿真，synplify综合，maxplus写片子，这样的配置怎么样

互相鼓励/互助前进

atuhappy

驱动老牛

加关注写私信

沙发^#

发布于：2002-10-15 19:22

没用过

在一回首间，才忽然发现，原来，我一生的种种努力，不过只是为了要使周遭的人都对我满意而已。为了要博得他人的称许和微笑，我战战兢兢得将自己套入所有得模式，所有的桎梏。走到中途，才忽然发现，我只剩下一副模糊得面目，和一条不能回头的路...

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stroll 驱动小牛注册日期2001-10-26 最后登录2007-06-08 粉丝0 关注0 积分161分威望17点贡献值0点好评度16点原创分0分专家分0分加关注写私信	板凳^# 发布于：2002-10-16 14:35 还可以．
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yeqiaoyu 驱动牛犊注册日期2002-10-15 最后登录2009-10-26 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	地板^# 发布于：2002-10-16 14:42 这个配置是不错的．也可以用cadence verilog 工具来仿真．如果你用ｘｉｌｉｎｘ的ｆｐｇａ就用ｆｏｕｎｄｔｉｏｎ工具．
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