68013中的slave fifo一问

我用68013做的板子，使用control panel，固件程序使用的是bulkloop改进，现在想做一个测试，就是通过control panel向ep2写数据时（此时fifoadr[1:0]=00，选中ep2），测flagc（empty）的电平，将flagc设为低有效。结果是，当固件刚下载进去时，flagc为低电平，也就是ep2 fifo为空，结果正确。但是当数据写入时，flagc仍为高电平，也就是说fifo仍为空。
另作一个测试，将fifoadr[1:0]=10，选中ep6，此时利用成中原有的部分，即数据写入ep2后备转发到ep6。测试结果是，当固件下载后，flagc为低电平，也就是ep6 fifo为空。向ep2写数据后，数据被转到ep6，此时测试，flagc为高电平，也就是说，此时ep6 fifo不为空。
以上的结果是我非常迷惑，通过ep2的结果看，好像数据并没有进入fifo,但是通过ep6的测试又证明数据已经传到fifo。
另说一下，ep2为out bulk endpoint，ep6为in bulk endpoint。是不是out的端点载使用flag管脚时和in的端点有所区别呢。
望高手指教，不胜感激！

我现在用slave fifo+bulk(auto)，外围用dsp(F206)向fifo写数。固件就用Cypress的slave fifo的auto的例子，用了四倍的buffer，驱动没动，上位机调用deviceiocontrol用线程做的，现在只在1.1的机子上调，但是速度只能到400Kbits左右，为什么只能这么低？
206的速度应该够，难道上位机直接用了光盘装上的驱动然后调用deviceiocontrol速度上不去？请大虾们指点一下。
千万不要逼我做驱动，吐血。

source模式下51可以做三种处理
1，commit the pkt，原封不动转发
2，skip the pkt，忽略
3，source(edit) the pkt，发新包
在pdf中关于slave fifo的例子中在TD_POLL中是这么写的
if（！(EP2468STAT & 0X01)）
{
OUTPKTEND(0x82):
}
这种代码看起来empty是几乎始终有效的

我用的程序就是cypress提供的bulkloop例子

把你的程序贴出来大家看看吧，我用auto模式发送和接收EP2里的数据都成功了

我现在问题依旧
使用out端点的fifo时，empty flag总是不能正确显示
而in端点的fifo时，empty flag却可以正确显示
实在不知道是什么原因，我设的不是auto模式

行了，我用autoout可以把数据用control panel传到FD总线输出了，读完empty也指示正常，早上量FD电平的时候乱动线大概引起RD误触发所以总是读的最后一个数

我觉得你可以在写完数据之后，读一读它的第一位和最后一位，然后再试着从它的fifo中读取一个数据到外部的ram中，然后惠传到其它的in fifo，最后读取，这样试一下，看看结果怎么样。

我的keil实在是不能正常debug，所以我只好借助demo板上的几个led灯，代码是这样的：
void TD_Poll( void )
{
if(EP2468STAT & 0X01)
{//EP2 empty，打开led0
ledX_rdvar=LED0_ON;
}
else
{//EP2不为空，关闭led0，如果送的数是1 2 3 4(用control
 //panel送)则打开led2
ledX_rdvar=LED0_OFF;
if(EP2FIFOBUF[0]==0x01)
if(EP2FIFOBUF[1]==0x02)
if(EP2FIFOBUF[2]==0x03)
if(EP2FIFOBUF[3]==0x04)
ledX_rdvar=LED2_ON;
}
if(EP2468STAT & 0x02)
ledX_rdvar=LED3_OFF;
else
ledX_rdvar=LED3_ON;
}
led灯的反应还是正常的

我已经实现的是：auto模式下flag能指示EP2和EP4的full和empty（都是out）；source模式下TD_POLL中能正确收到host的数据。

不知道你所说的正确接收host的数据证据是什么。

现在正在做的是：auto模式下（异步）用control panel传数，触发SLRD，然后测FD[8:0]（选中EP2），发现FD[8:0]上的数据总是用control panel发的最后一个数，高手能指点一下吗？

这个问题不太清楚

我已经实现的是：auto模式下flag能指示EP2和EP4的full和empty（都是out）；source模式下TD_POLL中能正确收到host的数据。
现在正在做的是：auto模式下（异步）用control panel传数，触发SLRD，然后测FD[8:0]（选中EP2），发现FD[8:0]上的数据总是用control panel发的最后一个数，高手能指点一下吗？

to double:我把c文件mail给你看看

顶！

关注ing

你的auto模式是怎么设的，我没有该它的程序，因该不是auto模式的
我的qq是35409915
email:liuyanbo@263.net
希望多联系

我用C:\\Cypress\\USB\\Application Reference Materials\\Support Information\\High Speed Devices\\CY7C68013 FX2\\Examples\\FX2 Slave FIFO例子测试，是auto模式，用EP2和EP4做out,试了EP2EF,EP2FF,EP4EF,EP4FF，都没问题（用control panel发数）。现在我的问题是卡在无法用keil调试上，就dev_io可以调试，其他的都不能停在断点上。

郁闷呀
已经一个星期了
还没有解决问题
我想是不是外围的配置信号需要特定的设置呀
我的设置是，在写ep2的时候，fifoadr[1..0]=00，slwr,slrd,sloe都设为高电平，默认低电平有效。

我的意思是用souce模式,在51可以干预数据发收的情况下把bulk回传给host

不懂楼上的意思，什么“把bulk的功能加到slave fifo的程序里”？

偷偷问一句，楼上的bulkloop改进是怎么写的？Cypress的bulkloop传数是写在TD_Pool里的，你用的是auto模式吗？你是不是把bulk的功能加到slave fifo的程序里了？

对啊，我老师卖了开发板，不过我自己的板子也完了，也可以的啊。