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scsi 驱动中牛注册日期2002-03-22 最后登录2011-03-09 粉丝0 关注0 积分1000分威望116点贡献值0点好评度106点原创分0分专家分0分加关注写私信	阅读：1150回复：3 精确延时楼主^# 更多只看楼主倒序阅读发布于：2003-07-27 15:17 如何在ALTERA STRATIX器件中做到两个输出信号沿相差1ns
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green_pine 驱动太牛注册日期2002-10-22 最后登录2019-06-10 粉丝3 关注0 积分48分威望599点贡献值1点好评度144点原创分0分专家分0分加关注写私信	沙发^# 发布于：2003-07-28 12:34 除了用高频时钟外，应该说没有其他办法，或者没有其他好的稳定的方法
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scsi 驱动中牛注册日期2002-03-22 最后登录2011-03-09 粉丝0 关注0 积分1000分威望116点贡献值0点好评度106点原创分0分专家分0分加关注写私信	板凳^# 发布于：2003-07-29 10:29 如果用PLL,让输出时钟对输入时钟移相1ns, 再分别用这两个时钟去锁存两个信号,是根本不可能还是不稳定?
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green_pine 驱动太牛注册日期2002-10-22 最后登录2019-06-10 粉丝3 关注0 积分48分威望599点贡献值1点好评度144点原创分0分专家分0分加关注写私信	地板^# 发布于：2003-07-29 10:36 不稳定，你要锁定的信号在fpga里输入输出路径或者说时延不同，输出结果也不会相同
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