IC设计常用软件介绍

IC设计主要分为RTL级设计、综合、版图几大部分。

  在代码级阶段主要的文本输入软件为ULTRAEDIT。仿真软件有MODELSIM，VERILOG――XL，NCVERILOG，VCS等。当然如果你做FPGA的话象ISE，MAXPLUSII，ISPLEVER等设计平台中也有自己的仿真软件，但一般我们不会用它，因为它的功能太单一。
  在综合阶段就是地球人都知道的DC啦！SYNOPSYS还有一些比较好的工具包括MODULE COMPILER（做PIPELINE）、PRIMETIME（静态时序分析），POWER COMPLIER （功耗设计）、FORMALITY（形式验证）等都是IC设计必不可少的软件。
  在版图设计方面CADENCE/SYNOPSYS/MENTOR都各有自己的专长，不能一概而论。但我感觉被SYNOPSYS收购的AVANTI的APOLLO比较不错。
                    好了，先说这些，对上述软件使用有兴趣的朋友可以和我交流使用心得，大家共同提高！

STA是静态时序分析的简称.在综合之后和布局之后都要用到它.理论上说如果你的RTL代码进行了完整的仿真.则在综合之后利用形式验证工具和静态时序分析工具就可以代替再次做仿真,这将大大节省你的开发时间.

SYNOPSYS/CADENCE的软件也有windows2000版和linux版的。你可以在PC机上装一下试试。不过这些软件一般比较难下载，如果你在教育网就比较好办。
  学习这些软件如果没有人指点可能要麻烦很多，他们的使用不象做FPGA的软件那么简单，不过没问题啦，只要多下工夫一定行的。每个人都是从不会到会的嘛！！

到北大天网搜啊！