vv5,我的帖子怎么看不见了

奇怪,我跟的帖子居然看不见了,重复一遍吧
我现在做的东西好像和你差不多,采集速度是40M*12bit/s.方案是
9054+FPGA(verilog)+cpld(verilog)+SSRAM+SFIFO*2+SLUT.用在
数字图像采集上,要命的是从方案设计,原理设计,门阵列设计,电路板
设计,驱动程序设计,API编写全都要我一个人完成,快累出病来了.
已经忙了4个月,现在在调试了,估计还要花上3个月,有时间多交流吧
共同进步.

93cs66内容写进去了系统就可以启动,FPGA方程不写进去问题不大.
自己的问题还没搞定,似乎没道理出现这种概率事件,查下来是有个别
数据没写入,正发愁怎么用逻辑分析仪抓这种概率事件.实在不行要增
加样本数了.