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各位大
各位大
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沙发#
发布于:2004-07-23 08:56
sw没有定义?
你再看看CLK与地址的时序关系 可以用 always@(posedge clk) 或 always@(negedge clk)试试 |
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板凳#
发布于:2004-07-24 19:42
Sorry,一点小错误.
开始我用posedge clk试过没用,仿真时序也正常,就是写到CPLD上,就有问题,也试过换过一个CPLD.还没用..... module LED_OUT(sw,led,clk); output [7:0]led; input [7:0]sw; reg [7:0]led; always @(posedge clk) begin led=sw end endmodule |
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地板#
发布于:2004-07-27 14:49
你的地址信号是从哪里发出来的,mcu吗?如果是这样的话你的程序就不能用拉,你的程序还需要具有将相关地址锁存的模块,否则地址数据的变化就会引起管脚信号不稳定。
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地下室#
发布于:2004-08-03 12:36
不是MCU ,只一个八位地址檫晷加八个上拉电阻.
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