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我用VHDL编一个PCI局部总线的译码电路，不知为什么我在端口定义中明明吧双向数据线定义成inout类型，为什么我用综合工具综合时都给我搞成out型了，用了两种不同的综合工具（leonardo,snplify）都不行，后来改用veirlog编，定义类型就认了，很怪，请大家分析一下...全文
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guqs77：看了你的综合后的报告 很有可能是你的双向脚的输入用了 但是你用到的地方对输出没有任何作用， 综合器就会将其优化只做输出用了。 因为对输出没有影响的输入可认为是没有用的输入脚(2003-07-08 09:27)
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green_pine：你要确定你得inout用作了in(2003-07-02 08:07)
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guqs77：虽然你定义了inout类型，但是你有没有 用到该脚作为输入信号的时候，即使用了 你输入信号有没有 对输出产生影响 如果有一个没有综合器就会忽略输入(2003-07-01 14:00)
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linjing：这是综合时的信息报告 (2003-06-30 21:00)
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linjing：肯定用了，同事可以证明， (2003-06-30 20:57)
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lllggg：是不是你在VHDL里没有将该端口用作输入？(2003-06-30 18:15)
