双内存图象采集地址数据总线如何分配？

我需要设计一个实时图象采集卡，运用两个SRAM和一fpga作为图象采集控制部分，并且用DSP作为图象的处理部分。现在遇到的问题是FPGA在采集图象和DSP读图象数据无法同时进行（二者同时占用总线），听说可以采用乒乓结构，是不是需要把所有的地址数据接口都连到fpga上？请哪位高手赐教！

就是可以一个sram存数据是，另外一个sram出数据。
fpga轮流对两个sram操作。

这个我清楚。我想知道的是，一个SRAM读数据而另一个写数据同时进行时，怎样进行数据地址总线切换？是否需要将所有芯片（DSP和两片SRAM）的地址数据接口连到FPGA上，然后在FPGA内进行编程完成控制

dsp我没用过，我觉得要看具体的时隙。

应该是这样的：
SRAM1 AB + DB -->> FPGA
SRAM2 AB + DB -->> FPGA

DSP AB + DB -->> FPGA

其实如果SRAM和FPGA的带宽够用，用一片SRAM解决问题多好！

[编辑 -  12/29/03 by  DSP_Bruce]

TO DSP_Bruce:
    你所指的用一片SRAM，是否指如果SRAM和FPGA速度够快的化，运用FPGA作为采集控制部分，DSP和FPGA访问SRAM分时进行？由于我所采集的是实时视频图象，所要求的时间比较严格，不知这样是否来得及

算一算：实时图像的数据量 （假设QVGA大小的图像）

320*240*30fps*16bit/pixel ＝
76800pixel/Frame * 30frame/s * 16bit/pixel
= 2304000 pixel/s * 16bit/pixel
= 36864000bit/s
小于 37Mbps

因此，设计的SRAM的带宽能够达到100Mbps应该足够了

不行的话，用32bit的SDRAM作到200Mbps，怎么都够你的系统需求了。

所以，用单片SRAM或SDRAM作设计是可行的！

老弟，是这样吧。

[编辑 -  12/31/03 by  DSP_Bruce]

谢谢DSP_Bruce老兄！
我所要采集的为PAL制50场/s的实时视频图像（我准备采一场之后处理一场）。其数据量为数据量 （720×288大小的图像）

720*288*25fps*16bit/pixel ＝
207360pixel/Frame * 25frame/s * 16bit/pixel
= 5184000pixel/s * 16bit/pixel
= 82944000bit/s
小于 80Mbps
用一片SRAM（存取时间55ns，16bit，算一下大概有290Mbps带宽）存图象数据当然速度错错有余，主要还是采集完图象后，DSP还需要对其进行处理，而且现在处理算法未定，故处理时间也未定。而且这样的话，在采集图象数据到SRAM中时，数据地址总线被占用，DSP就无法进行处理操作，是否很浪费资源。

该用SDRAM，用32bit数据线，
带宽可以大大够用