请教在ｖｅｒｉｌｏｇ　ｈｄｌ怎样用ｆｏｒ循环生成多个相类似的块？？？

请教怎样用ｆｏｒ循环生成多个相类似的块？？？
例如：
ｍｏｄｕｌｅ gen(input a,b
      ,input [7:0]c
      ,output[7:0]d
      );
endmodule

ｍｏｄｕｌｅ gen_n(input [10:0]u,v
        ,input ??? x //要怎样定义才能在后面的循环中用呢？我目的是要产生10个ｇｅｎ模块。那么ｘ应该是10个8位组。
        ,output ??? y //同x一样！
        );
genvar i;
generate for(i=0;i<10; i=i+1)
begin:gen_loop
gen m1( .a(u),.b(v),
     .c(x),  //这里又该怎样表示呢？？？
     .d(y)  //同上，该怎样表示？？？
     );
end
endgenerate

endmodule  

在鄙人所在公司，for loop 是不可以用的。
我劝你也不要用for了吧。

好象for占用资源较多，最好不用吧，至于要生成10个一样的想别的办法好了

定义wire【】 a 【】
用a连线，
然后把a连到输出